By Josh Yang, SMIC / PDF / 1.8MB,19ps
A SAR ADC Case of 40nm 10bit with low performance yield
By 李剑,中兴微电子 / PDF / 434KB,12ps
通过TimingExplorer进行2~3轮时序优化,即可修复绝大多数时序违反,大大缩短了设计流程迭代时间;通过PowerExplorer工具中对leakage的优化, LVT单元数量减少近45% ,漏电功耗得到了明显的优化。