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复杂时钟分析优化平台

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Type : PDF

Time : 2016-09-05 13:52:36

Size : 612KB, 6ps

Author:刘毅,物理优化工程师


Description: 在复杂芯片设计中,时钟数目多且结构复杂,需要插入大量的缓冲器单元来驱动时钟信号同时到达各个同步单元。时钟树综合(CTS)工具力图插入尽量少的缓冲器单元

时钟设计挑战

        在复杂芯片设计中,时钟数目多且结构复杂,需要插入大量的缓冲器单元来驱动时钟信号同时到达各个同步单元。时钟树综合(CTS)工具力图插入尽量少的缓冲器单元,达到一个平衡的时钟网络结构,使得时钟传输延迟短、偏差小。过大的时钟传输延迟带来的OCV扰动问题,过大的时钟偏差会对后续的时序收敛造成困难。再加上时钟线网的频率非常高,时钟系统的功耗占整个芯片的功耗比例也越来越大。特别对于流行的手机和便携智能设备设计,低功耗的要求尤为突出。

        在复杂SoC设计中,如何在时钟树综合过程中得到传输延迟更快,功耗更低的结果,能够提供一个时钟分析、检查、优化的平台至关重要。ClockExplorer产品就提供了这样一个“一键式”检查的平台,它可以帮助复杂时钟结构分析,时钟树综合质量分析,时序相关性分析等。通过系统的时钟分析与优化,可以找到时钟设计中的问题与瓶颈,进一步缩短时钟传输延迟,降低时钟功耗。它搭起了前端设计与后端设计的桥梁,可以让工程师在这个统一的平台上讨论时钟结构和约束的设计,大大提高了时钟系统设计的效率,保障了时钟树综合的质量。

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