By 刘毅 / PDF / 8ps
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       随着集成电路设计进入到20nm先进工艺条件,时序ECO工具必须和sign-off STA引擎保持良好的一致性,并且能够充分考虑物理布局和物理布线因素的约束。当复杂芯片设计包含多个工艺角和多个工作模式的时候,工具应该综合考虑MCMM约束条件,完成Setup/Hold/Max-transition等多目标的时序优化,进一步提高系统性能。

       TimingExplorer工具出色地提供了上述功能,已经成功应用在多颗28nm和20nm等先进工艺条件下的芯片设计中。多线程的架构设计,考虑物理布局布线约束的先进算法,可以快速处理包含多电压域的层次化的复杂设计,优化方案和sign-off STA工具保持了非常好的一致性,可以显著的缩短ECO迭代周期,加速芯片上市时间。